Verilog HDL的时钟分频（2次方分频）
【Verilog HDL的时钟分频（2次方分频）】verilog里实现时钟分频有很多种方法，比如用计数器计数，或状态机也行，下面我讲下自己常用的以同一个计数器的方式实现的多种2次方的分频方法。
例：
input clk;
reg [23:0]count;
clk2=count[0];
//2分频
clk4=count[1];
//4分频
clk8=count[2];
//8分频
clk16=count[3]://16分频
always @(posedge clk)
count<=count+1;
总结也就是：count[N]是2的（N+1）次方分频
推荐阅读
- 热闹中的孤独
- JAVA（抽象类与接口的区别&重载与重写&内存泄漏）
- 放屁有这三个特征的，请注意啦！这说明你的身体毒素太多
- 一个人的旅行，三亚
- 布丽吉特，人生绝对的赢家
- 慢慢的美丽
- 尽力
- 一个小故事，我的思考。
- 家乡的那条小河
- 《真与假的困惑》???|《真与假的困惑》??? ——致良知是一种伟大的力量