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quartusii，quartus ii 仿真

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1，quartus ii 仿真你在加入输入 ， 输出引脚的时候就有选择项！默认的是ASCII码，该下就可以拉，十进制 ， 二进制，八以及十六进制都可以的！
2，Quartus II软件与ISE软件分别是干什么用的 QUARTUS II 用于基本的开发 ， 波形仿真 ， HDL语言程序的编辑也当然在这里编译，下载到硬件！他的功能当然不仅仅只有这些，反正基础开发就用它！当用到片上系统的时候，就要用NIOS II (ISE)， 开发并调试系统程序（多数用C 开发）！刚学习就着重掌握QUARTUSII 就可以了，当你熟悉了后 ， 就会知道ISE到底有什么用了，只能简单的给你介绍一下！
3 ， Quartus II 单机编程器是什么独立于整体的Quartus II软件的一个烧写程序，可以直接烧写.sof和.pof文件，不需要安装庞大的Quartus软件哦~~~编程器一般是指将程序写入flash芯片中的一个工具，简易的百十来块钱，功能完善的约二三千元，甚至上万元， 如果说c++的编程器，可能是指c++的编译器 ， 注意是叫编译器，而不是编程器， 编程器是一套硬件工具，编译器只是一套软件程序，常用的c++编译器在windows下有vc bc等等 ， 我常用vc，在linux下有gcc 。【quartusii，quartus ii 仿真】
4 ， 在quartus ii怎么进行 VHDL仿真仿真分功能仿真和时序仿真, 一两种仿真都需要在编译源*.vhd,程序后,新建一个与源程序同名的, 二在*.vwf文件中,由Insert Node or bus 进入,导入全部I/O. 三在主菜单里的Tools-----Simulator Tool 进入,弹出对话框, 有Simulation Mode 和Simulation Input 两个在上面的对话框, ①选择仿真为 Functional ,则右边的Generate Functional Simulation Netlist 字体变黑,先点击,生成Netlist,再点 START进行仿真 ②选择时序仿真Timing ,则右边按钮为灰色,无法点击,可直接进行时序仿真,而不用先生成Netlist.5，如何区分quartus ii和iseQuartus II 是Altera公司的综合性PLD/FPGA开发软件 ， 原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程 。ISE是使用XILINX的FPGA的必备的设计工具 。目前官方提供下载的最新版本是14.4 。它可以完成FPGA开发的全部流程，包括设计输入、仿真、综合、布局布线、生成BIT文件、配置以及在线调试等，功能非常强大 。ISE除了功能完整，使用方便外，它的设计性能也非常好，以ISE 9.x来说 ， 其设计性能比其他解决方案平均快30%，它集成的时序收敛流程整合了增强性物理综合优化，提供最佳的时钟布局、更好的封装和时序收敛映射，从而获得更高的设计性能 。sopc builder是quartus ii里面自带的 ， quartus是7.2的，nios ii ide也要装7.2的 ， 另外有个很重要的东西也必须要装，就是ip核，要不然什么设计都做不了，quartus和niosii ide网上很多应该比较好找吧，ip核不太好找，不过在迅雷和电驴里面能找到，lz多试试 ， 最好找本参考书看看 。另外说下quartusii并不是版本越高越好用，版本高确实可能使用更方便，bug也少些 ， 不过版本越高用的人越少 ， 可以找到的资料也越少，因为现在很多人用的都是老版本的，参考书大部分也都是针对老版本的，而且老版本和新版本是不兼容的，就是说7.2版本里面编写的文件在8.0里面是用不了的，这点真让人郁闷 。6，quartus II 是做什么用的啊请具体一些Quartus? II design 是最高级和复杂的，用于system-on-a-programmable-chip (SOPC)的设计环境 。QuartusII design 提供完善的 timing closure 和 LogicLock? 基于块的设计流程 。QuartusII design是唯一一个包括以timing closure 和 基于块的设计流为基本特征的programmable logic device (PLD)的软件 。Quartus II 设计软件改进了性能、提升了功能性、解决了潜在的设计延迟等，在工业领域率先提供FPGA与mask-programmed devices开发的统一工作流程 。Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎 。Altera Quartus II （3.0和更高版本）设计软件是业界唯一提供FPGA和固定功能HardCopy器件统一设计流程的设计工具 。工程师使用同样的低价位工具对Stratix FPGA进行功能验证和原型设计，又可以设计HardCopy Stratix器件用于批量成品 。系统设计者现在能够用Quartus II软件评估HardCopy Stratix器件的性能和功耗，相应地进行最大吞吐量设计 。Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台 。该平台支持一 个工作组环境下的设计要求，其中包括支持基于Internet的协作设计 。Quartus平台与Cadence、ExemplarLogic、MentorGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容 。改进了软件的LogicLock模块设计功 能，增添 了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力 。支持MAX7000/MAX3000等乘积项器件 2.0版Quartus II设计软件现在除了支持Altera的APEX 20KE ， APEX 20KC，APEX II，ARM的Excalibur嵌入处理器方 案，Mercury，FLEX10KE和ACEX1K之外，还支持MAX3000A ， MAX7000系列乘积项器件 。MAX3000A和MAX7000设计者现在可 以使用QuartusII设计软件中才有的所有强大的功能 。软件体积缩小，运行速度加快 QuartusII2.0安装软件为290M,完全安装为700M,如果定制安装，不选择Excalibur嵌入处理器，则安装所需空间为460M,比QuartusII1.1版本减少一半以上的空间要求，却能支持ALTERA全部芯片的开发 。同时软件的装载，编译 ， 仿真速度比1.1版本大 大加快 。LogicLock设计流程把性能提升15% QuartusII2.0 设计软件通过增强层次LogicLock模块级设计方式，将性能平均改善15% 。LogicLock设计流程把整个模块的放置交由 设计者控制，如果必要的话，可以采用辅助平面布置 。LogicLock设计流程运行设计者单独地优化和锁定每个模块的性能，在大 型SOPC设计的构建过程中也保持整个系统的性能 。2.0版Quartus II设计软件把新的LogicLock设计流程算法集成到未来的Altera器 件中，该算法充分利用了模块级设计的优势 。采用快速适配选项缩短编译时间 QuartusII2.0增加了一个新的快速适配编译选项，选择中这个选项，将会比缺省设置要缩短50%的编译时间 。快速适配功能保留了 最佳性能的设置，加快了编译过程 。这样布局适配算法反复的次数更少，编译速度更快，对设计性能的影响最小 。新的功能减小了系统级验证 2.0版Quartus II设计软件引入了新的功能，加快验证过程，这通常是SOPC设计流程中最漫长的阶段 。在最初的编译时间中，新的 SignalProbe技术允许用 户在保留设计最初布线 ， 时限和设计文件的同时把内部节点引到未用的管脚进行分析 。SignalProbe技术完 成了现有SignalTap嵌入逻辑分析的功能 。而且，设计者能够使用新版本中提供的HDL测试模板快速地开发HDL仿真矢量 。2.0版 Quartus II设计软件也可以自动地从QuartusII仿真器波形文件中创建完整的HDL测试平台 。2.0版Quartus II设计软件也支持高速I/O设计，生成专用I/O缓冲信息规范（IBIS）模型导入到常用的EDA信号集成工具中 。IBIS模型 根据设计中每个管脚的I/O标准设置来定制，简化第三方工具的分析 。

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