alteraFPGA，ModelSIM-alteraSimulation，应该是你的avalonMM 时序 No写的，一旦错了，waitrequest就会一直高 。在右侧窗口中，在您计算机的Quartus安装目录中选择Modelsim altera的位置，如任务设置中所示，在弹出的对话框中，选择左边的EDAToolSettingSimulation，从右边的第一个下拉列表中选择ModelSimAltera，如图 。
1、如何 分析fpga的片上资源使用情况 1 。如何得到LUT和REG的使用率我们先来看一个FPGA项目的编译结果报告:在这个报告中 ， 我们可以看到以下信息:total logic Elements 24071/24624(98%):这个芯片中有24624个LE资源 ， 这个项目的这次编译已经使用了其中的98% 。totalcompbinationalfunctions 21612/24624(88%):该芯片的24624个LE资源中，88%用于实现组合逻辑 。
2、 alteraFPGA,EP2C系列的,通过PLL倍频,内部逻辑100M,应该是不做时序约束的原因 。100M的内部逻辑已经被认为是高频处理，要看你的片子能支持多少，这个你要考虑；如果修改了位置，重新编译将无法正常运行 。应该是你的贴膜很难支持100M m，改装后重新布线会导致部分时序不符合要求，造成误操作 。建议检查一下片子支持的时钟频率，然后做时序约束 ， 可以很好的解决 。
3、AlteraFPGA控制三速以太网IP核(TSEwaitrequest信号仅在读取或写入后的一个周期内为低电平，其他时间为高电平 。通过生成的IP testbench仿真可以看到waitrequest信号的波形 。使能MAC寄存器中地址0x2的数据发送和接收 。详见官方文件中的寄存器描述 。那应该是你的avalonMM 时序不，一旦错了 ， waitrequest就一直高 。
4、modelsim- altera仿真,仿真步骤应该没错,但是总是没波形出来,就出来一...【altera 静态时序分析,IC芯片设计中的静态时序分析实践】可能是竞赛问题，系统无法判断输出是什么 。请查时序看看怎么样 ， 最好粘贴励磁的程序和波形图 。如果程序没有问题，更可能的原因是励磁设置不正确 ， 从波形可以看出；或者一些自己添加的变量(如cn 。
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