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文章目录
- 1. RTL 配置 SRIS
- 2. VIP 配置 SRIS
-
- 注意:
- 遇到的坑:
本配置适用于 SNPS 家 PCIe 5.0 Controller 及 VIP。1. RTL 配置 SRIS
- phyN_mplla/b_ssc_en = 1,PHY 的寄存器,对于多个 PHY 的 clock 串在一起的情况,所有 PHY 都要配,不是只配第一块 PHY,repeat 过来的 RefClk 没有扩频。
- pipe_rxN_sris_mode_en = 1,该信号从 Controller 外部接进来,接口信号名为 app_sirs_mode,具体可以来源于 PIN 或外部寄存器。
2. VIP 配置 SRIS 参考 pcie_svt_uvm_user_guide chapter 6.7
PL config 中配置如下:
- 配置 ssc_mode,支持往下扩频及居中扩频,不支持往上扩频。
- 配置 fixed_ppm_due_to_tx_rx_xo,收发端separate clock 之间的固定频差,± 300 ppm 之间,默认 300 ppm。
- 配置 ssc_max_spread,默认 5000 ppm,这是 spec 规定的最大 ppm 值。
- 配置 ssc_modulation_rate,不配的话默认采用 33 KHz 调制频率。
- 配置 tx skp interval,该参数决定了 VIP 发送 SKP 的符号间隔,该参数不要超过 153,这是 spec 要求的,SRIS mode 下最多间隔 153 个 symbol 就得发 SKP 了(参考 SNPS PCIe EP spec chapter 3.21,see Fig. 1.)。
- 配置 rx skp interval,VIP会根据该配置检查接收到的 SKP 及其间隔,不符合预期将报错。
文章图片
▲Fig.1
注意:
- elastic_buffer_mode 是选择 elastic buffer half-full / empty 模式的,默认配置可工作。
- enable_sris_elastic_buffer_mode,置一后 elastic buffer 深度加大,目前看,不配也能work。
- 只有 DUT 开启 SRIS,VIP 不开 SRIS,也能工作。此时 VIP 的 min/max_tx/rx_skp_interval_in_blocks/symbol_times 仍然按照 SRIS 配置。
- 以下两项 serdes 相关也必须配置:
○ 配置clock tolerance,设置允许的 clock jitter 裕度。
○ 开启clock width adjustments,允许 VIP 调整时钟脉宽。
示例代码如下
// 配置 gen1~gen5 的 ssc_mode,支持 down spread, center spread,no up spread
xxx.pcie_cfg.pl_cfg_ssc_mode[0] = svt_pcie_pl_configuration::SSC_MODE_DOWN_SPREAD;
xxx.pcie_cfg.pl_cfg_ssc_mode[1] = svt_pcie_pl_configuration::SSC_MODE_DOWN_SPREAD;
xxx.pcie_cfg.pl_cfg_ssc_mode[2] = svt_pcie_pl_configuration::SSC_MODE_DOWN_SPREAD;
xxx.pcie_cfg.pl_cfg_ssc_mode[3] = svt_pcie_pl_configuration::SSC_MODE_DOWN_SPREAD;
xxx.pcie_cfg.pl_cfg_ssc_mode[4] = svt_pcie_pl_configuration::SSC_MODE_DOWN_SPREAD;// set max spread of ssc, default 5000 ppm
xxx.pipe_cfg.pl_cfg.ssc_max_spread = 5000;
// set ssc modulation rate, default 33 KHz
xxx.pcie_cfg.pl_cfg.ssc_modulation_rate = 2’b11;
// default use 33 KHZ// set tx rx osc fre , -300 ~ 300 ppm
xxx.pcie_cfg.pl_cfg.fixed_ppm_due_to_tx_rx_xo = 300;
// should be -300 ~ 300// set tx skp interval, max should less than 153
xxx.pcie_cfg.pl_cfg.min_tx_skp_interval_in_symbol_times = 153;
xxx.pcie_cfg.pl_cfg.max_tx_skp_interval_in_symbol_times = 153;
xxx.pcie_cfg.pl_cfg.min_tx_skp_interval_in_blocks = 37;
xxx.pcie_cfg.pl_cfg.max_tx_skp_interval_in_blocks = 37;
// set rx side skip interval to check received skip symbol
xxx.pcie_cfg.pl_cfg.min_rx_skp_interval_in_symbol_times = 1;
xxx.pcie_cfg.pl_cfg.max_rx_skp_interval_in_symbol_times = 153;
xxx.pcie_cfg.pl_cfg.min_rx_skp_interval_in_blocks = 1;
xxx.pcie_cfg.pl_cfg.max_rx_skp_interval_in_blocks = 37;
// enlargeclock tolerance, 5600 ppm, SER_GEN_0 means lane0
defparam spd_0.SVT_PCIE_UI_SERIAL_CLK_TOLERANCE = 0.005600;
defparam spd_0.m_ser.port0.SER_GEN_0.serdes.CLK_TOLERANCE = 0.005600;
defparam spd_0.m_ser.port0.SER_GEN_1.serdes.CLK_TOLERANCE = 0.005600;
defparam spd_0.m_ser.port0.SER_GEN_2.serdes.CLK_TOLERANCE = 0.005600;
defparam spd_0.m_ser.port0.SER_GEN_3.serdes.CLK_TOLERANCE = 0.005600;
...// allow clock width adjustment
defparam spd_0.m_ser.port0.SER_GEN_0.serdes.ALLOW_CLK_WIDTH_ADJUSTMENT = 1;
defparam spd_0.m_ser.port0.SER_GEN_1.serdes.ALLOW_CLK_WIDTH_ADJUSTMENT = 1;
defparam spd_0.m_ser.port0.SER_GEN_2.serdes.ALLOW_CLK_WIDTH_ADJUSTMENT = 1;
defparam spd_0.m_ser.port0.SER_GEN_3.serdes.ALLOW_CLK_WIDTH_ADJUSTMENT = 1;
...
遇到的坑:
- 不要开 sris_mode_enable,目前仅用于控制 compliance pattern 发送,开了后 training 不起来。
- min_tx_skp_interval_in_symbol_times 及 min_tx_skp_interval_in_blocks 一定不能设置为 1,建议设置得跟 max 值一样。设置为 1 后,VIP 规划 SKP interval 不太友好,L0 后一直发 SKP,Tx DLLP Queue 中的数据无法发出。
- 如果设置 enable_sris_elastic_buffer_mode=1,log 提示能 link up 能起来,但是只有PL link up 成功,DL link up没起来。LTSSM 也能走到 L0,但是 DUT 发给 VIP INIT_FC1_* 后 VIP 不回任何 INIT_FC 相关,DUT 就一直发INIT_FC1,整个卡死了。
- 如果设置 enable_sris_elastic_buffer_mode=0,log 提示能 link up 能起来,DL、PL 均 link up成功,LTSSM 也能走到 L0,但是收发完INIT_FC1后 DUT 发给 VIP INIT_FC2_*, VIP 不回 INIT_FC2 相关,DUT 就一直发INIT_FC2,卡死。
- 整体来看 enable_sris_elastic_buffer_mode 配不配都行,配能够加大elastic buffer 深度。
— END — |
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