fpga 时序通过，但是程序有问题 。编程问题 ， FPGA作为PCB设计的一部分，需要PCB设计工程师像所有COTS器件一样阅读和分析I/OTi mingDiagram，如果状态机寄存器没有锁存，很容易在信号上产生毛刺；而且没有时钟信号，不好分析-4时序，正是因为FPGA的I/OTi ming在设计期间会发生变化，所以对其进行精确约束是保证设计的稳定性和可控性的重要因素 。
1、状态机寄存器不锁存信号上容易产生毛刺；而且没有时钟信号，不好分析-4时序 。正是基于这两个原因，我们在设计FPGA时尽量不使用锁存器 。当然，网上还有一种说法，FPGA中只有LUT和FF的资源 ， 没有现成的Latch，所以如果要用Latch，需要更多的资源来构建 。
【fpga 静态时序分析 min edge,集成电路静态时序分析与建模】
2、FPGA 时序约束的几种方法(待续从我最近工作和学习的结果来看，我为时序 constraint总结了以下方法 。从易到难的顺序如下:0 。核心频率约束这是最基本的，所以标签是0 。1.核心频率约束 时序异常约束这还不是最完整的时序约束 。设计师的思维还局限在FPGA芯片内部 。2.核心频率约束 时序异常约束 I/O约束(包括位置、外部路由延迟、上拉下拉电阻、驱动电流强度等 。)这是最完整的时序约束 。
FPGA作为PCB设计的一部分，需要PCB设计工程师像所有COTS器件一样阅读和分析I/OTi mingDiagram 。FPGA与COTS器件的不同之处在于其I/OTi ming在设计后期可以在一定范围内调整 。尽管如此 ， 最好在PCB设计的早期就给予充分的考虑，并将其包含在设计文档中 。正是因为FPGA的I/OTi ming在设计期间会发生变化，所以对其进行精确约束是保证设计的稳定性和可控性的重要因素 。
3、高级FPGA设计笔记——Chapter3架构能耗本章将讨论FPGA设计中的能耗问题 。相比同样逻辑功能的ASIC，能耗大户FPGA似乎与低功耗设计无关 。各大厂商也意识到了这一点，纷纷推出各种低功耗CPLD作为替代 。然而，CPLD有限的资源限制了它的应用场景 。现在的逻辑器件大多基于CMOS工艺 ， 动态功耗取决于栅极和走线上寄生电容的充放电 。计算公式如下:其中I代表电流，V代表电压，C代表寄生电容，F代表频率 。
对于FPGA ， V是固定的，除非器件和逻辑设计不能修改；c取决于逻辑中翻转门的数量和走线的长度；f与时钟频率直接相关 。所有的低功耗设计最终都归结为C和f的优化 ， 本章将重点讨论以下几点:1)时钟控制对动态功耗的影响以及由此带来的问题；2)输入控制；3)核心电压的影响；4)双边触发器的设计指南；5)降低静态功耗 。
4、 fpga 时序通过但程序出问题编程问题 。FPGA 时序通过后，需要写一个程序来控制FPGA的输入输出，程序设计中可能存在逻辑错误、数据类型不匹配等问题，导致程序运行错误 。FPGA 时序是指对FPGA芯片内部以及与外部设备的各种数据信号和时钟信号的传输时间、延迟时间等参数的规定和限制 。
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