verilog HDL +UART实验+数码管动态显示
功能：板子接受通过RS232接受串口调试助手发送的一个字节数据，然后将其转化成0~~255的十进制数，在4位数码管上，显示出来（只用到了3位），不用的位熄灭，只有有数字的位才显示。
说明：UART部分还是参考特权的Verilog程序（谢谢前辈啊），我主要编写了3位数码管动态显示部分，模块名为my_board_display，其实程序不难，但是对于我这个初学者，还是有不少收获，跟大家分享一下，有不对的地方也希望大家都指出来，主要是以下几个方面：
1.如何组织顶层模块和子模块，顶层模块和子模块的端口列表，子模块之间的端口列表的关系。
顶层模块和子模块可以编写在一个.v文件中；也可以放到不同的.v中，如果将sub_module.v和top.v都添加到工程文件中，在top.v中不要用include"sub_module.v"，直接调用就可以了；如果sub_module.v没添加在工程文件中，再用include“sub_module.v”包含。
顶层模块的端口，如果其中某个子模块也用到了，那么它们的端口类型一定要一致。比如，my_uart_top中，input clk;
那么在my_board_display中，input clk;
有时需要子模块之间有数据和信号的交流，那么先将这个信号在顶层模块中定义为wire类型，比如在my_uart_top中定义wire bps_start;
，在子模块speed_select中定义 bps_start为input，而在子模块my_uart_rx中定义 bps_start 为output类型，大家可以体会一下，就好像子模块之间有数据和信号的交流，然后顶层模块用一条线(wire)将这些信号连在一起。
2assign连续赋值语句都用于构建组合逻辑电路（跟时序无关），wire变量只能在assign语句中赋值，reg型变量只能在always或initial过程块中被赋值。
3学习一种良好的编程风格。如果在my_module( in ,out )中定义
input in;
outputout;
控制out的输出，默认in 和 out 都是wire类型的，但是out的输出用时序来控制，这就需要out能保持一个数据，需要寄存器锁存，所以通常再定义一个寄存器类型的变量：
reg out_r;
always @ ()begin
在过程块中操作out_r;
end
assing out = out_r;
//将寄存器out_r的输出和端口out连起来
【verilog HDL +UART实验+数码管动态显示】 4最后就是在过程块中最好都用非阻塞的赋值，在一个过程块中不能对一个变量两次赋值，非阻塞语句同时计算等式右边的值，然后在同时赋给左边的变量（体会这句话很重要）。
源代码如下：
module my_uart_top(clk,rst_n,rs232_rx,rs232_tx,com,shuma);
input clk;
// 50MHz主时钟
input rst_n;
//低电平复位信号
input rs232_rx;
// RS232接收数据信号
output rs232_tx;
//RS232发送数据信号
output[3:0] com;
//4位数码管的4个公共端，分别控制4个数码管是否显示
output[7:0] shuma;
// 连接到数码管的7a 6b 5c 4d 3e 2f 1g 0h
wire bps_start;
//接收到数据后，波特率时钟启动信号置位
wire clk_bps;
// clk_bps的高电平为接收或者发送数据位的中间采样点
wire[7:0] rx_data;
//接收数据寄存器，保存直至下一个数据来到
wire rx_int;
//接收数据中断信号,接收到数据期间始终为高电平
//----------------------------------------------------
speed_selectspeed_select( .clk(clk), //波特率选择模块，接收和发送模块复用，不支持全双工通信
.rst_n(rst_n),
.bps_start(bps_start),
.clk_bps(clk_bps)
);
my_uart_rxmy_uart_rx(.clk(clk), //接收数据模块
.rst_n(rst_n),
.rs232_rx(rs232_rx),
.clk_bps(clk_bps),
.bps_start(bps_start),
.rx_data(rx_data),
.rx_int(rx_int)
);
my_uart_txmy_uart_tx(.clk(clk), //发送数据模块
.rst_n(rst_n),
.clk_bps(clk_bps),
.rx_data(rx_data),
.rx_int(rx_int),
.rs232_tx(rs232_tx),
.bps_start(bps_start)
);
my_board_displaymy_board_display(.clk(clk), //xianshi --- shumaguan
.rst_n(rst_n),
.rx_data(rx_data),
.com(com),
.shuma(shuma)
);
endmodule
/my_board_display/
module my_board_display(clk,rst_n,rx_data,com,shuma);
input clk;
// 50MHz主时钟
input rst_n;
//低电平复位信号
input[7:0] rx_data;
output[3:0] com;
output[7:0] shuma;
reg[3:0] com_r;
reg[7:0] shuma_r;
reg[7:0] ZIMO[9:0];
reg[1:0] i;
reg[25:0] cnt;
// display delay
initial
begin
shuma_r <= 8'b11111100;
// a b c d e f g h//0
com_r <= 4'b0001;
// com1 com2 com3 com4
ZIMO[0] =8'b11111100;
//0
ZIMO[1] =8'b01100000;
//1
ZIMO[2] =8'b11011010;
//2
ZIMO[3] =8'b11110010;
//3
ZIMO[4] =8'b01100110;
//4
ZIMO[5] =8'b10110110;
//5
ZIMO[6] =8'b10111110;
//6
ZIMO[7] =8'b11100000;
//7
ZIMO[8] =8'b11111110;
//8
ZIMO[9] =8'b11100110;
//9
i=2'b01;
cnt=25'b0;
end
wire[3:0] rx_data_bai,rx_data_shi,rx_data_ge;
//rx_data=https://www.it610.com/article/rx_data_bai*100+rx_data_shi*10+rx_data_ge
wire[1:0] weishu;
// 1 or 2 or 3 wei
assign rx_data_bai = rx_data/100;
assign rx_data_shi = (rx_data/10)%10;
assign rx_data_ge = rx_data%10;
assign weishu = (rx_data_bai>0) ? 2'd3 : ((rx_data_shi>0) ? 2'd2 : 2'b1);
always @ (posedge clk or negedge rst_n)
begin
if(!rst_n) begin
com_r <= 4'b0001;
// com1 com2 com3 com4
shuma_r <= 8'b11111100;
// a b c d e f g h//0
i <= 2'b01;
cnt <= 25'b0;
end
else
case (weishu)// weishuofrx_data
2'd3 : begin
if(cnt < 25'd50000) cnt <= cnt + 25'd1;
// 50000/50000000=1ms
else
begin
if(i < 3)i <= i + 2'b01;
elsei <= 2'b01;
cnt <= 25'b0;
end
case(i)
2'b01 : begin
com_r <= 4'b0001;
// ge
shuma_r <= ZIMO[rx_data_ge];
end
2'b10 : begin
com_r <= 4'b0010;
// shi
shuma_r <= ZIMO[rx_data_shi];
end
2'b11 : begin
com_r <= 4'b0100;
// bai
shuma_r <= ZIMO[rx_data_bai];
end
default: i <= 2'b01;
endcase
end
2'd2 :begin
if(cnt < 25'd50000) cnt <= cnt + 25'd1;
// 50000/50000000=1ms
else
begin
if(i < 2)i <= i + 2'b01;
elsei <= 2'b01;
cnt <= 25'b0;
end
case(i)
2'b01 : begin
com_r <= 4'b0001;
// ge
shuma_r <= ZIMO[rx_data_ge];
end
2'b10 : begin
com_r <= 4'b0010;
// shi
shuma_r <= ZIMO[rx_data_shi];
end
default: i <= 2'b01;
endcase
end
2'd1 :begin
com_r <= 4'b0001;
// ge
shuma_r <= ZIMO[rx_data_ge];
end
default: ;
endcase
end
assign com = com_r;
assign shuma =shuma_r;
endmodule
/speed_select/
module speed_select(clk,rst_n,bps_start,clk_bps);
input clk;
// 50MHz主时钟
input rst_n;
//低电平复位信号
input bps_start;
//接收到数据后，波特率时钟启动信号置位
output clk_bps;
// clk_bps的高电平为接收或者发送数据位的中间采样点
parameterbps9600= 5207,//波特率为9600bps
bps19200= 2603,//波特率为19200bps
bps38400= 1301,//波特率为38400bps
bps57600= 867, //波特率为57600bps
bps115200= 433;
//波特率为115200bps
parameterbps9600_2= 2603,
bps19200_2 = 1301,
bps38400_2 = 650,
bps57600_2 = 433,
bps115200_2 = 216;
reg[12:0] bps_para;
//分频计数最大值
reg[12:0] bps_para_2;
//分频计数的一半
reg[12:0] cnt;
//分频计数
reg clk_bps_r;
//波特率时钟寄存器
//----------------------------------------------------------
reg[2:0] uart_ctrl;
// uart波特率选择寄存器
//----------------------------------------------------------
always @ (posedge clk or negedge rst_n) begin
if(!rst_n) begin
uart_ctrl <= 3'd0;
//默认波特率为9600bps
end
else begin
case (uart_ctrl)//波特率设置
3'd0:begin
bps_para <= bps9600;
bps_para_2 <= bps9600_2;
end
3'd1:begin
bps_para <= bps19200;
bps_para_2 <= bps19200_2;
end
3'd2:begin
bps_para <= bps38400;
bps_para_2 <= bps38400_2;
end
3'd3:begin
bps_para <= bps57600;
bps_para_2 <= bps57600_2;
end
3'd4:begin
bps_para <= bps115200;
bps_para_2 <= bps115200_2;
end
default: ;
endcase
end
end
always @ (posedge clk or negedge rst_n)
if(!rst_n) cnt <= 13'd0;
else if(cnt
always @ (posedge clk or negedge rst_n)
if(!rst_n) clk_bps_r <= 1'b0;
else if(cnt==bps_para_2 && bps_start) clk_bps_r <= 1'b1;
// clk_bps_r高电平为接收或者发送数据位的中间采样点
else clk_bps_r <= 1'b0;
assign clk_bps = clk_bps_r;
endmodule
/my_uart_rx /
module my_uart_rx(clk,rst_n,rs232_rx,clk_bps,bps_start,rx_data,rx_int);
input clk;
// 50MHz主时钟
input rst_n;
//低电平复位信号
input rs232_rx;
// RS232接收数据信号
input clk_bps;
// clk_bps的高电平为接收或者发送数据位的中间采样点
output bps_start;
//接收到数据后，波特率时钟启动信号置位
output[7:0] rx_data;
//接收数据寄存器，保存直至下一个数据来到
output rx_int;
//接收数据中断信号,接收到数据期间始终为高电平
//----------------------------------------------------------------
reg rs232_rx0,rs232_rx1,rs232_rx2;
//接收数据寄存器，滤波用
wire neg_rs232_rx;
//表示数据线接收到下降沿
always @ (posedge clk or negedge rst_n) begin
if(!rst_n) begin
rs232_rx0 <= 1'b1;
rs232_rx1 <= 1'b1;
rs232_rx2 <= 1'b1;
end
else begin
rs232_rx0 <= rs232_rx;
rs232_rx1 <= rs232_rx0;
rs232_rx2 <= rs232_rx1;
end
end
assign neg_rs232_rx = rs232_rx2 & ~rs232_rx1;
//接收到下降沿后neg_rs232_rx置高一个时钟周期
//----------------------------------------------------------------
reg bps_start_r;
reg[3:0]num;
//移位次数
reg rx_int;
//接收数据中断信号,接收到数据期间始终为高电平
always @ (posedge clk or negedge rst_n) begin
if(!rst_n) begin
bps_start_r <= 1'bz;
rx_int <= 1'b0;
end
else if(neg_rs232_rx) begin
bps_start_r <= 1'b1;
//启动接收数据
rx_int <= 1'b1;
//接收数据中断信号使能
end
else if(num==4'd12) begin
bps_start_r <= 1'bz;
//数据接收完毕
rx_int <= 1'b0;
//接收数据中断信号关闭
end
end
assign bps_start = bps_start_r;
//----------------------------------------------------------------
reg[7:0] rx_data_r;
//接收数据寄存器，保存直至下一个数据来到
//----------------------------------------------------------------
reg[7:0]rx_temp_data;
//但前接收数据寄存器
reg rx_data_shift;
//数据移位标志
always @ (posedge clk or negedge rst_n) begin
if(!rst_n) begin
rx_data_shift <= 1'b0;
rx_temp_data <= 8'd0;
num <= 4'd0;
rx_data_r <= 8'd0;
end
else if(rx_int) begin//接收数据处理
if(clk_bps) begin //读取并保存数据,接收数据为一个起始位，8bit数据，一个结束位
rx_data_shift <= 1'b1;
num <= num+1'b1;
if(num<=4'd8) rx_temp_data[7] <= rs232_rx;
//锁存9bit（1bit起始位，8bit数据）
end
else if(rx_data_shift) begin//数据移位处理
rx_data_shift <= 1'b0;
if(num<=4'd8) rx_temp_data <= rx_temp_data >> 1'b1;
//移位8次，第1bit起始位移除，剩下8bit正好时接收数据
else if(num==4'd12) begin
num <= 4'd0;
//接收到STOP位后结束,num清零
rx_data_r <= rx_temp_data;
//把数据锁存到数据寄存器rx_data中
end
end
end
end
assign rx_data = https://www.it610.com/article/rx_data_r;
endmodule
/my_uart_tx///
module my_uart_tx(clk,rst_n,clk_bps,rx_data,rx_int,rs232_tx,bps_start);
input clk;
// 50MHz主时钟
input rst_n;
//低电平复位信号
input clk_bps;
// clk_bps的高电平为接收或者发送数据位的中间采样点
input[7:0] rx_data;
//接收数据寄存器
input rx_int;
//接收数据中断信号,接收到数据期间始终为高电平,在次利用它的下降沿来启动发送数据
output rs232_tx;
// RS232发送数据信号
output bps_start;
//接收或者要发送数据，波特率时钟启动信号置位
//---------------------------------------------------------
reg rx_int0,rx_int1,rx_int2;
//rx_int信号寄存器，捕捉下降沿滤波用
wire neg_rx_int;
// rx_int下降沿标志位
always @ (posedge clk or negedge rst_n) begin
if(!rst_n) begin
rx_int0 <= 1'b0;
rx_int1 <= 1'b0;
rx_int2 <= 1'b0;
end
else begin
rx_int0 <= rx_int;
rx_int1 <= rx_int0;
rx_int2 <= rx_int1;
end
end
assign neg_rx_int =~rx_int1 & rx_int2;
//捕捉到下降沿后，neg_rx_int拉地保持一个主时钟周期
//---------------------------------------------------------
reg[7:0] tx_data;
//待发送数据的寄存器
//---------------------------------------------------------
reg bps_start_r;
reg tx_en;
//发送数据使能信号，高有效
reg[3:0] num;
always @ (posedge clk or negedge rst_n) begin
if(!rst_n) begin
bps_start_r <= 1'bz;
tx_en <= 1'b0;
tx_data <= 8'd0;
end
else if(neg_rx_int) begin//接收数据完毕，准备把接收到的数据发回去
bps_start_r <= 1'b1;
tx_data <= rx_data;
//把接收到的数据存入发送数据寄存器
tx_en <= 1'b1;
//进入发送数据状态中
end
else if(num==4'd11) begin//数据发送完成，复位
bps_start_r <= 1'bz;
tx_en <= 1'b0;
end
end
assign bps_start = bps_start_r;
//---------------------------------------------------------
reg rs232_tx_r;
always @ (posedge clk or negedge rst_n) begin
if(!rst_n) begin
num <= 4'd0;
rs232_tx_r <= 1'b1;
end
else if(tx_en) begin
if(clk_bps)begin
num <= num+1'b1;
case (num)
4'd0:rs232_tx_r <= 1'b0;
//发送起始位
4'd1:rs232_tx_r <= tx_data[0];
//发送bit0
4'd2:rs232_tx_r <= tx_data[1];
//发送bit1
4'd3: rs232_tx_r <= tx_data[2];
//发送bit2
4'd4: rs232_tx_r <= tx_data[3];
//发送bit3
4'd5: rs232_tx_r <= tx_data[4];
//发送bit4
4'd6: rs232_tx_r <= tx_data[5];
//发送bit5
4'd7:rs232_tx_r <= tx_data[6];
//发送bit6
4'd8: rs232_tx_r <= tx_data[7];
//发送bit7
4'd9: rs232_tx_r <= 1'b0;
//发送结束位
default: rs232_tx_r <= 1'b1;
endcase
end
else if(num==4'd11) num <= 4'd0;
//复位
end
end
assign rs232_tx = rs232_tx_r;
endmodule
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