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axi接口分析,ddr axi接口

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Aix系统命令Native 接口读写速度更快，AXI4 接口实际上给Native穿上了马甲 。(在BlockDesign中，只能使用AXI4 接口，不能使用Native 接口，所以Native 接口封装为IP核，由BlockDesign调用)ClockPeriod:选择PHY的工作频率，

1、FPGA动态重加载lut跳过bram过程具体如下:内部配置访问端口(ICAP)是任何基于XilinxSRAM的现场可编程门阵列(FPGA)中实现的动态部分可重构系统的核心部件 。我们开发了一种新的高速ICAP控制器ACICAP ， 它完全由硬件实现 。除了加速部分比特流和帧的管理的类似解决方案之外 ， ACICAP还支持lut的运行时重新配置，而无需预先计算部分比特流 。

此外，我们采用这种基于硬件的解决方案来提供可从MicroBlaze处理器访问的IP内核 。因此，控制器被扩展并实现了三个版本 ， 以评估其在连接到处理器的外设本地总线(PLB)、快速单工链路(FSL)和AXI 接口时的性能 。因此，控制器可以利用处理器提供的灵活性，但使用硬件加速 。它在Virtex5和Kintex7FPGA中实现 。

2、3.MIG:MemoryInterfaceGenerator使用手册Vivado提供MIG内核，方便控制外部DDR 。本文主要关注DDR3(我用的板上只有DDR3) 。MIG提供两种控制接口:Axi4和Native 。前者是Xilinx7系列FPGA的主推总线 。Native 接口读写速度更快 。AXI4 接口居然给原生穿上了马甲 。(在BlockDesign中，只能使用AXI4 接口，不能使用Native 接口 。所以Native 接口封装成IP核，由BlockDesign调用 。)时钟周期:选择PHY的工作频率 。

PHYtoControllerClockRatio:选择PHY与内存控制器(用户时钟)的时钟比 ， 可以是2:1或4:1 。PHY的钟就是上述时钟周期 。如果PHY的频率为400MHz，比率为4:1 ， 则存储控制器提供给用户接口的时钟(ui_clk)为100MHz 。
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3、dma技术如何支持系统并发DMA技术AXI直接数字访问(DMA)IP内核提供AXI4内存映射和AXI4流IP 接口之间的高带宽DrectMemoryAccess 。DMA可以选择分散收集(SG)功能，也可以从位于处理器系统中的中央处理单元(CPU)卸载数据移动任务 。可以通过AXI4Lite从接口访问初始化、状态和管理寄存器 。

高速DMA数据传输是系统内存与传输目标之间的主要方式，数据之间的流向是从AXI4读取数据的主端口到axi 4 memorymappedtostrim(MM2S)，通过映射到内存的数据流从外设到内存(S2MM) 。在分散/聚集模式下，AXIDMA还支持MM2S和s2m路径上多达16个多通道数据传输 。大多数FPGA器件都包含专用的嵌入式存储单元 。虽然容量不大，但是在小型设计中使用非常方便 ， 而且可以简化单板设计，节省PCB空间 。由于不同外存储器接口的差异 ， 无法编写一个通用的接口控制器来操作外存储器 。使用内存没有这个问题 。先进先出存储队列 。通常，它用作数据的队列通道，以便可以临时缓存数据以供读取 。

不同模块之间的数据接口，尤其是不同时钟系统下的模块之间的数据接口 ， 是系统设计的关键 。利用异步FIFO模块实现接口和接口都工作在各自时钟的同步下，不需要相互握手，只需要与接口FIFO模块交互 ， 就可以向接口FIFO中写入或读取数据 。使用这样的FIFO模块在FPGA中实现不同时钟系统之间的数据交换，使得设计变得容易 。
4、aix系统命令

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