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verilog资源消耗分析

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分频后verilog语言的开发原理是什么？verilog中的闩锁是什么？二维数组能否用在verilog很多地方都可以看出来 。verilog中的if和case语句必须完整，也就是说 ， else应该添加到if中，为什么我用verilogHDL写了一段代码 。
1、fpga是什么??做什么的???什么平台???一定采纳fpga是逻辑门阵列，初学的时候可以认为是电路，和ARM有很大区别 。可用于1通信协议转换，如SPI和I2C，2逻辑绑定，如解码器和编码器，3数字信号处理，如数据运算和数字滤波，是比较高级的应用 。FPGA厂商众多，其中以xilinx最为突出 。开发平台是ISE，altera是对应平台quartus，Actel是对应平台Libero，Lattice是对应平台ispLEVER 。
2、为什么我用 verilogHDL编写了一段代码,最后加入的几个模块综合后占用的...太笼统了 。我猜模块没有输出，所以输入信号根本不需要逻辑资源来操作 。如果逻辑资源用完了 ， 那么你根本就编译不出来 。可以查看编译后的系统信息，看看是否有neverread的变量 。如果你能找到所有警告的原因 ， 并消除它们，基本上就没有问题了 。如果使用系统提供的模块，请注意警告分析是否会影响结果 。
3、 verilog中能否使用二维数组,能不能综合非2的幂的除法说说我个人的看法 ， 仅供参考！二维数组我好像只用过内存中的exp:reglatch，一个级别触发的内存设备 。在很多地方可以看到verilog中的if和case语句必须是完整的，也就是if要加上else，case之后要加上default语句，防止出现闩锁 。接下来，我们来说说原因 。首先 ， 什么是闩锁？锁存器和触发器的区别 。锁存器和触发器的最大区别在于锁存器是电平触发的，而触发器是边沿触发的 。锁存器不锁存数据时，输出随输入变化；但是一旦数据被锁存，输入对输出没有影响 。
不完全陈述意味着在某些情况下，输入对输出没有影响 。根据锁存器的特性，反映到硬件电路中就会产生锁存器 。例子:图1图2这是一个简单的组合逻辑代码 。图1是没有默认值的case语句，图2是完整的case语句 。图1合成的RTL级电路产生锁存，ISE也给出警告；而图2中用完整的case语句合成的RTL级电路产生一个普通门电路 ， 警告消失 。
4、用 verilog写的ROM用quartusII综合后为什么没综合到memorybit里而是综...memorybit由quartus中的内存生成器自动生成 。您可以自定义RAM的位数、容量等 。谢谢大家的回答 。上面的代码可以集成到FPGA的存储器中吗？当你想用FPGA的内存资源的时候，只能用你说的memorycompiler？我感觉要想弄个ROM用FPGA的内存资源，只能用ROMIP 。
5、 verilog分频后,输出指定个数的脉冲,然后信号信号拉高【verilog资源消耗分析】

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