ise什么事？Iso ， 如何让ISE根据约束自动添加iodelay来满足时序关系占空比约束就ok了 。不写的话可以默认50%，虽然两个约束都用于pin，但tsu/th和offset不是一回事(offset是io数据和时钟的延迟，tsu/th是芯片内dff数据和时钟的延迟，如果不考虑clockskew，它应该满足offset tsu delay 。
1、ISE综合(VerilogHDL(1)所有综合工具支持的结构:always，assign，begin ， end，case，wire，tri ， aupply0，supply1，reg，integer，default，for，function，and ， nand ， or，nor，xor，xnor，buf，not，bufif0，bufif1 ， notif，inout，input，instantitation，module ， negedge，posedge ， operators，output ， parameter .
2、如何让ISE根据约束自动添加iodelay来满足 时序关系 Duty ratio约束没问题，默认可以是50%，虽然两者都是对pin的约束 。tsu/th和offset不是一回事(offset是io的数据和时钟之间的延迟，tsu/th是芯片中dff的数据和时钟之间的延迟关系，所以offset tsu delay应该满足 ， 不考虑clockskew 。
3、iso, ise是什么?ISE是使用XILINX的FPGA必不可少的设计工具 。它可以完成FPGA开发的所有过程，包括设计输入、仿真、综合、布局布线、位文件生成、配置和在线调试等 。它非常强大 。除了我们的功能齐全，使用方便之外，ISE还有非常好的设计性能 。以ISE9.x为例 ， 其设计性能平均比其他解决方案快30% 。其集成的时序 convergence工艺集成了增强的物理综合优化，提供了最佳的时钟布局、更好的封装和时序 convergence映射，从而获得
【ise 静态时序分析,IC芯片设计中的静态时序分析实践】ISOabbr 。国际标准化组织；ISE(国际证券交易所)、国际科学组织、纽约证券交易所 。
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