Verilog|Verilog基本语法之条件语句（五） Verilog|Verilog

条件语句分为两种：if...else语句和case语句

它们都是顺序语句，应该放在“always”块内；
if...else 判定给出的条件是否满足，根据判定的结果（真或假）决定执行给出的两种操作之一。
if...else语句有3中形式：
其中，表达式为逻辑表达式或关系表达式，或一位的变量
若表达的值为0或者z，则判定的结果为假，若为1，则加过为真
语句分为单句，也可分为多句；多句一定用“begin...end”语句括起来，形成一个符合块语句

方式1：
if （表达式）语句1；
方式2：
if（表达式）语句1；
else语句2；
方式3：
if（表达式1）语句1；
else if（表达式2）语句2；
...
else if（表达式n）语句n；

允许一定形式的表达式简写方式，如：
if（expression）等同于if（expression ==1）
if（！expression）等同于if（expression！=1）
if 语句可以嵌套
若if和else的数目不一样，要使用“begin..end”语句来确定if于else的配对关系。

嵌套语句：
if（表达式1）
if（表达式2）语句1；
【Verilog|Verilog基本语法之条件语句（五）】 else语句2；
else
if（表达式3）语句3；
else语句4；

module count60(qout, cout,data,load,cin,reset,clk); output[7:0]qout; outputcout; input [7:0]data; inputload,cin,reset,clk; reg[7:0]qout; always@(posedge clk) begin if(reset)qout = 0; //同步复位 else if(load)qout = data; //同步置数 else if (cin)/如果cin为1，执行加1计数 begin if (qout[3:0]==9) begin qout[3:0]=0; if (qout[7:4]==5) qout[7:4] = 0; else qout[7:4] =qout[7:4]+1; end else qout[3:0]=qout[3:0]+1; end end assign cout = ((qout ==8'h59)&cin)?1:0; //产生进位输出 endmodule

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case语句当敏感表达式取不同的值时，执行不同的语句；
功能：当某个（控制）信号取不同的值时，给另一个（输出）信号赋不同的值。常用于多条件译码电路（如译码器，数据选择器，状态机，微处理器）
case语句有三种不同形式：case，casez，casex
说明：
其中“敏感表达式”有称为“控制表达式”，通常表示为控制信号的某些位。
值1—值n称为分支表达式，用控制信号的具体状态值表示，因此有分为常量表达式。
default项可有可无，一个case语句中只有一个default项；
值1—值n必须互不相同，否则矛盾；
值1—值n的位宽必须相等，且与控制表达式的位宽相同。
casez与casex语句：

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使用条件语句的注意事项：
应列出所有条件分支，否则当条件不满足时，编译器会生成一个锁存器保持原值；
这一点可用于设计时序电路，如计数器：条件满足时加1，否则保持原值不变；
在组合电路设计中，应避免生成隐含的锁存器，有效的方法是在if语句最后写上else，在case语句最后写上default项。