Verilog中case，casex，casez的区别
- 在case语句中，敏感表达式中与各项值之间的比较是一种全等比较，每一位都相同才认为匹配。
【Verilog中case，casex，casez的区别】Note: casez与casex语句是case语句的两种变体, 在写testbench时用到，属于不可综合的语句。
- 在casez语句中，如果分支表达式某些位的值为高阻z，那么对这些位的比较就会忽略，不予考虑，而只关注其他位的比较结果。
- 在casex语句中，则把这种处理方式进一步扩展到对x的处理，即如果比较双方有一方的某些位的值是z或x，那么这些位的比较就不予考虑。
Example:
推荐阅读
- verilog中case,casex,casez的作用(自我总结)
- verilog学习心得之九 -- case、casez与casex的区别
- 城市|中国啤酒地图：你的夏夜被谁承包？
- 城市|中国最魔幻的城市，有最巴适的生活
- StringUtils中isNotBlank和null和isEmpty的联系
- pytorch|pytorch学习笔记（六）——pytorch中搭建神经网络
- 高考人生中第一大考，你永远不知道别人高考之后的人生
- Vue3中插槽的概念和用法
- leetcode|leetcode 1143. Longest Commom Subsequence 最长公共子序列(中等)
- Python|【算法】python有向图中的最优路径