数字逻辑计算机组成,数字逻辑设计与计算机组成pdf
数字逻辑设计与计算机组成 内容简介
本书从简单的数字逻辑电路设计基础开始，由浅入深，讲解组合逻辑和时序逻辑电路的设计技术、计算机组成的基本原理和计算机体系结构的相关概念，后深入探讨了现代计算机系统如何利用硬件支持安全的体系结构。书中通过大量实例揭示作者对现代计算机设计目标的理解，展示如何应用流水线和并行化技术提升并发处理能力，并阐述了处理器体系结构与编译器、编程方法和性能之间的关系。本书可作为高等院校“数字逻辑与计算机组成”相关课程本科生、研究生教材，也可作为电子信息类相关专业人士完整理解计算机系统的整体组成和硬件工作原理的参考书。
数字逻辑设计与计算机组成 目录
出版者的话
译者序
前言
致谢
第1章导论
1.1简介
1.1.1数据表示
1.1.2数据通路
1.1.3计算机系统
1.1.4嵌入式系统
1.2逻辑设计
1.2.1电路最小化
1.2.2实现
1.2.3电路类型
1.2.4计算机辅助设计工具
1.3计算机组成
1.4计算机体系结构
1.4.1流水线
1.4.2并行性
1.5计算机安全
参考文献
练习
第2章组合电路：小型设计
2.1简介
2.2逻辑表达式
2.2.1乘积的和表达式
2.2.2和的乘积表达式
2.3规范表达式
2.3.1极小项
2.3.2极大项
2.4逻辑化简
2.4.1卡诺图
2.4.2K图化简
2.5逻辑化简算法
2.6电路时序图
2.6.1信号传播延迟
2.6.2扇入和扇出
2.7其他逻辑门
2.7.1缓存
2.7.2集电极开路缓冲区
2.7.3三态缓存
2.8设计实例
2.8.1全加器
2.8.2多路选择器
2.8.3译码器
2.8.4编码器
2.9实现
2.9.1可编程逻辑器件
2.9.2设计流程
2.10硬件描述语言
2.10.1结构模型
2.10.2传输延迟仿真
2.10.3行为建模
2.10.4综合与仿真
参考文献
练习
第3章组合电路：大型设计
3.1简介
3.2算术函数
3.3加法器
3.3.1进位传输加法器
3.3.2先行进位加法器
3.4减法器
3.52的补码加法／减法器
3.6算术逻辑单元
3.6.1设计部分：位并行
3.6.2设计部分：位串行
3.7设计实例
3.7.1乘法器
3.7.2除法器
3.8实数算术
3.8.1浮点数标准
3.8.2浮点数据空间
3.8.3浮点运算
3.8.4浮点单元
参考文献
练习
第4章时序电路：核心模块
4.1简介
4.2SR锁存器
4.3D锁存器
4.4锁存器的缺陷
4.5D触发器
4.5.1选择电路
4.5.2操作规范
4.5.3建立和保持时间
4.6无相位差的时钟频率估计
4.7触发器使能
4.8其他触发器
4.9硬件描述语言模型
参考文献
练习125
第5章时序电路：小型设计
5.1简介
5.2状态机介绍：寄存器设计
5.2.1寄存器模型
5.2.2多功能寄存器
5.3FSM设计
5.3.1二进制编码状态
5.3.2独热码状态
5.4计数器
5.5容错FSM
5.6时序电路的时序
5.6.1带有时钟相位差的时钟频率评估
5.6.2异步接口
5.7硬件描述语言模型
参考文献
练习
第6章时序电路：大型设计
6.1简介
6.2数据通路设计
6.2.1单周期
6.2.2多周期
6.2.3流水线
6.3控制单元设计技术
6.3.1硬件控制单元：FSD
6.3.2微程序控制
6.3.3硬件控制：流水线
6.4能源和功率消耗
6.5设计实例
6.5.1无符号串行乘法器
6.5.2带符号串行乘法器
6.5.3计算机图形学：旋转
参考文献
练习
第7章存储器
7.1简介
7.2存储技术
7.2.1只读存储器
7.2.2随机存取存储器
【数字逻辑计算机组成,数字逻辑设计与计算机组成pdf】7.2.3应用
7.3存储单元阵列
7.3.1字存取
7.3.2突发访问
7.4存储器组织结构
7.4.1现代DRAM
7.4.2SRAM存储单元模型
7.4.3SRAM芯片内部组织结构
7.4.4存储单元设计
7.5存储时序
7.5.1SRAM
7.5.2DRAM
7.5.3SDRAM
7.5.4DDRSDRAM
7.6存储器体系结构
7.6.1高位交叉存储
7.6.2低位交叉存储
7.6.3多通道
7.7设计实例：多处理器存储结构
7.7.1UMA与NUMA
7.7.2NUMA应用
7.8HDL模型
参考文献
练习
第8章指令集体系结构
8.1简介
8.1.1指令类型
8.1.2程序翻译
8.1.3指令周期
8.2指令集体系结构的类型
8.2.1寻址模式
8.2.2指令格式
8.2.3堆栈ISA
8.2.4累加器ISA
8.2.5CISC—ISA
8.2.6RISC—ISA
8.3设计示例
8.3.1累加器ISA指令集设计
8.3.2累加器ISA处理器：单周期
8.3.3累加器ISA处理器：流水线
8.3.4RISC—ISA处理器
8.4先进的处理器架构
8.4.1深度流水线
8.4.2分支预测技术
8.4.3指令级并行
8.4.4多线程
参考文献
练习
第9章计算机体系结构：互连
9.1简介
9.2存储器控制器
9.2.1简单的存储器控制器
9.2.2现代存储器控制器
9.3I／O外围设备
9.4控制和连接I／O设备
9.5数据传输机制
9.5.1中断驱动传输
9.5.2程序控制传输
9.5.3DMA传输
9.6中断
9.6.1中断处理
9.6.2中断结构
9.7设计示例：中断处理CPU
9.8USB主控制器接口
9.8.1标准
9.8.2事务
9.8.3传输
9.8.4描述符
9.8.5帧
9.8.6事务组织结构
9.8.7事务执行
参考文献
练习
第10章存储系统
10.1简介
10.2cache映射
10.2.1直接映射
10.2.2cache缺失的类型
10.2.3组相联映射
10.3cache一致性
10.3.1失效协议与更新协议
10.3.2监听cache一致性协议
10.3.3直写协议
10.3.4写回协议
10.4虚拟存储器
10.4.1虚拟地址转换
10.4.2转译后备缓冲器
10.4.3处理器组织结构
参考文献
练习
第11章计算机体系结构：安全
11.1简介
11.1.1安全工程方法
11.1.2威胁类型
11.1.3访问控制和类型
11.1.4安全策略模型
11.1.5攻击类型
11.2硬件后门攻击
11.2.1数据和控制攻击
11.2.2定时器攻击
11.2.3安全策略机制
11.3软件／物理攻击
11.3.1欺骗攻击
11.3.2拼接攻击
11.3.3重放攻击
11.3.4中间人攻击
11.4可信计算基
11.5密码使用方法
11.5.1对称密钥密码器
11.5.2操作模式
11.5.3非对称密钥密码器
11.6哈希法
11.7加密哈希
11.7.1消息认证码
11.7.2基于哈希的MAC
11.8通过硬件存储加密密钥
11.8.1密钥链组织
11.8.2存储和访问
11.8.3应用示例：密钥链作为访问控制
11.9哈希树
11.9.1应用示例：密钥链认证
11.9.2应用示例：内存认证
11.10安全协处理器体系结构
11.11安全处理器体系结构
11.11.1程序代码完整性
11.11.2运行安全机制
11.11.3程序代码保密性
11.11.4程序代码的完整性和保密性
11.11.5程序数据完整性
11.11.6程序数据保密性
11.11.7程序数据的完整性和保密性
11.11.8程序代码和数据的完整性及保密性
11.11.9处理中断
11.12设计示例：安全处理器
11.12.1SP特征
11.12.2处理器架构
11.12.3加密解密哈希引擎
11.12.4哈希树引擎
11.13延伸阅读
参考文献
练习
参考文献
索引
数字逻辑设计与计算机组成 精彩文摘
4.时序仿真
当网表映射到在计算机上模拟运行的目标设备中的可用资源之后，开始进行时序仿真。例如，用FPGA芯片的虚拟模型，网表通过一个叫布局布线的过程配置CLB，I／O模块和线通道。
在布局步骤中，网表中的最小表达式被分配到CLB，电路初级输入和输出信号通过I／O模块被分配到I／O引脚。一些设计可能也需要复杂的模型——例如，已经存在在芯片上的CPU、DSP和存储器。
在布线的过程中，网表中的信号依赖信息通过在芯片上的线通道和开关组将不同CLB和I／O模块的信号连接起来。然而，布局和布线任务通常不是独立完成的；CLB上的逻辑表达式分配、I／O模块上的初始I／O信号都可以改变，这是为了：
1)最大化地利用芯片上的可用资源；
2)将传输延迟减到最小。时序仿真是用来保证设计时序需求。
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