苏州科技大学计算机组成原理,苏州科技学院计算机组成原理实验报告.doc
《计算机组成原理B》
实 验 报 告
学 院： 电子与信息工程学院
专 业： 计算机科学与技术
班级学号： 11200135111
学生姓名： 李辉
指导老师： 黄研秋
实验一 实验日期：2014.6.10 成绩评定：____________
实验名称：运算部件实验：加减法器设计实验内容：
启动Quartus II，可以采用图形化设计，也可以采用VHDL语言编程设计。然后进行编译调试，最后运行仿真模拟，查看仿真结果。采用图形化设计时先设计CAS单元，然后使用CAS单元设计四位加减法器。查看仿真结果时要考虑四种情况：加法、减法、正溢、负溢。还可以尝试AB均为正、AB均为负、A为正B为负、A为负B为正时候的加减法。
1、一位全加器的实现
2、一位可控加减法单元CAS的设计
3、四位加减法器设计
实验目的：
熟悉用Quartus II进行逻辑电路设计的方法。
通过4位加减法器的设计，掌握加减法器的基本原理。
VHDL程序或图形设计电路图：
一位全加器(FA)的VHDL程序CAS单元
电路图：
一位可控加减法单元CASDY的设计的VHDL程序
电路图：
四位加减法器设计的设计的VHDL程序
电路图：
仿真结果和分析：
1.一位全加器的CAS仿真结果
仿真结果分析：Ai，Bi和Ci(一个二进制位)相加，产生一个和输出Si以及一个进位Ci+1。仿真结果可得下表所示：
输 入
输 出
Ai
Bi
Ci
Si
Ci+1
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
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1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
从表中得，输入中有奇数个1时，和Si为1；输入中任何两个同时为1，进位Ci+1为1。
2.一位可控加减法单元仿真结果
仿真结果分析：当Sub=0,Ai、Bi和进位Ci做一位加法；当Sub=1，Ai、Bi的反码和进位Ci做一位加法运算。
四位加减法器设计的仿真结果
加法：
减法：
仿真结果分析：sub作为控制线，A和B做加法时，sub为0，根据补码的运算方法最低位应该加1，所以将sub作为最低位的进位输入C0；A和B做减法时，sub为1。其中，Cy为移出标志，由C3和C4进行异或运算得到。如下表所示：
输入
输出
C3
C4
C3异或C
Cy
0
0
0
+
0
1
1
正溢出
1
0
1
负溢出
1
1
0
-
心得体会：
通过了本次实验，完成功能如下：
1、一位全加器的实现
2、一位可控加减法单元CAS的设计
3、四位加减法器设计
我学会了用Quartus II进行逻辑电路设计的方法，同时通过设计4位加减法器，掌握加减法器的基本原理，以及如何使用Quartus II创建部件图、波形示例图、仿真部件图，感谢老师的指导和同学的帮助。
实验二实验日期：2014.6.10 成绩评定：____________
实验名称：运算部件实验：并行乘法器实验实验内容：
启动Quartus II，可以采用图形化设计，也可以采用VHDL语言编程设计。然后进行编译调试，最后进行仿真模拟，查看仿真结果。
1.设计一位全加器(FA)。
2.设计一个5位求补器。
3.设计一个5?5的不带符号的阵列乘法器。
4.设计一个6?6的带符号的阵列乘法器。
实验目的：
1. 掌握原码并行乘法器的基本原理。
2. 掌握带求补器的补码阵列乘法器的基本原理。VHDL程序或图形设计电路图：
一位全加器(FA)的设计VHDL程序
电路图：
5*5不带符号的阵列乘法器的设计VHDL程序
电路图：
5位求补器的设计VHDL程序
电路图：
4.6*6位带符号的阵列乘法器设计VHDL程序
电路图：
仿真结果与分析：
1.一位加减法器仿真结果
仿真结果分析：Ai，Bi和一个二进制位输入Ci相加，产生一个和输出Si以及一个进位Ci+1。通过仿真结果可得如下真值表所示：
输 入
输 出
Ai
Bi
Ci
Si
Ci+1
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0
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0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
2.5*5位不带符号乘法器仿真结果
仿真结果分析：不带符号乘法器，默认参加运算的数都为正数。
3.5位求补器的乘法器仿真结果
在乘法时把相应的数转换被码形式进行相乘，正数原码与
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